verilogを記述するのにこのエディッタを使用させていただいているのですが、C++の#ifdefがverilogでは`ifdefとなります。
#elseも`elseとなります。現在「`」が認識できないため「else」と「`else」の区別ができません。 強調ワードに「`」を使用できるようになるとうれしいです